Реализация процессора RISC-V с мультипликатором Бута Radix-2 на Verilog

В статье представлена интеграция мультипликатора Бута Radix-2 в архитектуру soft-core процессора RISC-V, реализованную на Verilog. В отличие от традиционных подходов, рассматривающих мультипликатор как изолированный модуль, наша разработка встраивает мультипликатор Бута непосредственно в исполнительную стадию конвейера, оптимизируя операцию знакового умножения и снижая задержку в циклах. Мы предлагаем оптимизацию управляющего пути для условной активации блока мультипликатора, что минимизирует динамическое энергопотребление. Проверенная на FPGA реализация демонстрирует превосходную производительность по сравнению с несколькими открытыми вариантами RISC-V, достигая задержки 5.95 нс, потребления мощности 0.103 µW и эффективности по площади: 1123 LUT и 426 регистров. Исследование подчёркивает преимущества тесно связанного мультипликатора Бута в лёгких конвейерных архитектурах RISC-V для повышения производительности в приложениях edge-вычислений и встроенных систем.